D, SR , T and JK FLIP-FLOP TRUTH TABLE

     In digital circuits, a flip-flop is a term referring to an electronic circuit  that has two stable states and thereby is capable of serving as one bit of memory. Today, the term flip-flop has come to mostly denote non-transparent (clocked or edge-triggered) devices, while the simpler transparent ones are often referred to as latches; however, as this distinction is quite new, the two words are sometimes used interchangeably. 

     A flip-flop is usually controlled by one or two control signals and/or a gate or clock signal. The output often includes the complement as well as the normal output. As flip-flops are implemented electronically, they require power and ground connections. 

     These truth tables describe how the outputs of a given flip flop will be determined by a combination of inputs. Not shown are Preset and Clear inputs, which will cause the "Q" outputs to be set high or low, respectively.

D.FLIP-FLOP

Q (t) Q (t+1) D 0 0 0 0 1 1 1 0 0 1 1 1 SR FLIP-FLOP Q (t) Q (t+1) S R 0 0 0 X 0 1 1 0 1 0 0 1 1 1 X 0 T FLIP-FLOP Q (t) Q (t+1) T 0 0 0 0 1 1 1 0 1 1 1 0 JK FLIP-FLOP Q (t) Q (t+1) J K 0 0 0 X 0 1 1 X 1 0 X 1 1 1 X 0 Information : X            = Dont take care Q(t)        = Present State Q(t+1)    = Next State

Rangkaian Dasar JKFF & DFF

     JK FLIP-FLOP

      JK flip-flop merupakan flip flopyang dibangun berdasarkan pengembangan dari RS flip-flop. JK flip-flop sering diaplikasikan sebagai komponen dasar suatu counter atau pencacah naik (up counter) ataupun pencacah turun (down counter). JK flip flop dalam penyebutanya di dunia digital sering di tulis dengan simbol JK -FF. Dalam artikel yang sedikit ini akan diuraikan cara membangun sebuah JK flip-flop menggunakan komponen utama berupa RS flip-flop.

RANGKAIAN DASAR JK FLIP-FLOP

Gambar rangkaian diatas memperlihatkan salah satu cara untuk membangun sebuah flip-flop JK, J dan K disebut masukan pengendali karena menentukan apa yang dilakukan oleh flip-flop pada saat suatu pinggiran pulsa positif diberikan. Rangkaian RC mempunyai tetapan waktu yang sangat pendek, hal ini mengubah pulsa lonceng segiempat menjadi impuls sempit. Pada saat J dan K keduanya 0, Q tetap pada nilai terakhirnya. Pada saat J rendah dan K tinggi, gerbang atas tertutup, maka tidak terdapat kemungkinan untuk mengeset flip-flop.  Pada saat Q adalah tinggi, gerbang bawah melewatkan pemicu reset segera setelah pinggiran pulsa lonceng positif berikutnya tiba. Hal ini mendorong Q menjadi rendah . Oleh karenanya J = 0 dan K=1 berarti bahwa pinggiran pulsa lonce
    

D FLIP-FLOP

   Data flip-flop merupakan pengemangan dari RS flip-flop, pada D flip-flop kondisi output terlarang (tidak tentu) tidak lagi terjadi. Data flip-flop sering juga disebut dengan istilah D-FF sehingga lebih mudah dalampenyebutannya. Data flip-flop merupakan dasar dari rangkaian utama sebuah memori penyimpan data digital. Input atau masukan pada RS flip-flop adalah 2 buah yaitu R (reset) dan S (set), kedua input tersebut dimodifikasi sehingga pada Data flip-flop menjadi 1 buah input saja yaitu input atau masukan D (data) saja. Model modifikasi RS flip-flopmenjadi D flip-flop adalah dengan penambahan gerbang NOT (Inverter) dari input S ke input R pada RS flip-flop seperti telihat pada gambar dasar D flip-flop berikut.




Pada gambar diatas input Set (S) dihubungkan ke input Reset (R) pada RS flip-flop menggunakan sebuah inverter sehingga terbentuk input atau masukan baru yang diberi nama input Data (D). Dengan kondisi tersebut maka RS flip-flop berubah menjadi Data Flip-Flop (D-FF). Pada perkembanganya D flip flop ini ditambahkan dengan input atau masukan control berupa enable/clock seperti ditunjukan pada gambar berikut.



       Gambar diatas memperlihatkan Data flip-flop yang dilengkapi denganmasukan enable/clock. Fungsi input enable/clock diatas adalah untuk menahan data masukan pada jalur Data (input D) agar tidak diteruskan ke rangkaian RS flip-flop. Prinsip kerja dari rangkaian Data flip-flop dengan clock diatas adalahsebagai berikut. Apabila input clock berlogika 1 “High” maka input pada jalur data akan di teruskan ke rangkaian RS flip flop, dimana pada saat input jalur Data 1 “High” maka kondisi tersebut adalah Set Q menjadi 1 “High” dan pada saat jalur Data diberikan input 0 “Low” maka kondisi yang terjadi adala Reset Q menjadi 0 “Low”. Kemudian Pada saat input Clock berlogika rendah maka data output pada jalur Q akan ditahan (memori 1 bit) walaupun logika pada jalur input Data berubah. Kondisi inilah yang disebut sebagai dasar dari memor 1 bit.


Tabel Kebenaran Data Flip-Flop 



Clock/Enable    D      Q      Q                 Keterangan 

       1              0        0      1                   Reset Q ke 0

       1              1        1      0                   Set Q ke 1

       0              0        1      0                   Menahan kondisi Q terakhir

       0              1        1      0                   Menahan kondisi Q terakhir









Dari tabel kebenaran diatas terlihat bahwa Data flip-flop merupakan dasar dari pembuatan memori digital 1 bit. Data Flip-flop sering juga disebut sebagai D-latch.

Read more at: http://elektronika-dasar.web.id/teori-elektronika/data-flip-flop-d-flip-flop/
Copyright © Elektronika Dasar